Sisukord:

SPI Masteri disain VHDL -is: 6 sammu
SPI Masteri disain VHDL -is: 6 sammu

Video: SPI Masteri disain VHDL -is: 6 sammu

Video: SPI Masteri disain VHDL -is: 6 sammu
Video: Design Bcd to 7 segment decoder in VHDL Using Xilinx ISE Simulator 2024, November
Anonim
SPI Masteri disain VHDL -is
SPI Masteri disain VHDL -is

Selles juhendis kavandame VHDL -is SPI -bussimeistri nullist.

Samm: ülevaade SPI -st

  • SPI on sünkroonne jadasiin
  • Selle populaarsus ja lihtsus muutsid selle de facto standardiks jadaühenduses
  • Täisduplekssiin
  • Lihtne protokoll ja kiireimate jadabusside hulgas

2. samm: disaini spetsifikatsioonid

Need on meie kavandatava SPI Masteri spetsifikatsioonid:

  • Toetab kõiki nelja töörežiimi; dünaamiliselt seadistatav
  • Kell võimaldab energiasäästu juhtimist
  • Staatiliselt konfigureeritav sõna pikkus ja kiirus
  • Üksik katkestus nii edastamiseks kui vastuvõtmiseks

3. samm: alustamine

Esiteks peaks meie IP -l olema kaks liidest. Üks on jadaliides ja teine paralleelliides. Sarjaliides koosneb SPI de facto standardsignaalidest: MOSI, MISO, SS, SCLK.

MOSI -d nimetatakse mõnikord SDO -ks ja MISO -d mõnikord SDI -ks.

Sarjaliidest kasutatakse väliste välisseadmetega, st SPI -alamatega suhtlemiseks.

Paralleelliidest kasutatakse meie hostiga suhtlemiseks, st mikrokontrolleri või mikroprotsessoriga, mis tegelikult ütleb kaptenile, milliseid andmeid tuleb jadaühenduste kaudu järjestikku edastada ja vastu võtta. st. Kõik andmesiinid kuuluvad paralleelliidesesse.

Meil on globaalne kell, mis juhib sisemist SPI loogikat, aga ka SCLK, mille me sisemiselt genereerime.

Meil on ka mõned juhtimissignaalid, näiteks kirjutamise lubamine, kella lubamine. Ja katkestus- ja muud olekusignaalid.

Kuna peame tegelema keeruliste juhtimistingimustega, on lihtsam selliseid jadakommunikatsiooni IP -sid kujundada FSM -iks. Kavandame SPI -meistri ka Mikroneesia Liiduriigiks. Mikroneesia juhib teine sisemine kell, mis on kaks korda SCLK. See sisemine kell genereeritakse globaalse kella sünkroonsete loendurite abil.

Kõigil juhtsignaalidel, mis ületavad kelladomeene, on sünkroniseerijad turvalisemaks.

Samm 4: RTL vaade SPI põhituumikule ja simulatsioonilainekujudele

RTL vaade SPI põhituumikule ja simulatsiooni lainekujudele
RTL vaade SPI põhituumikule ja simulatsiooni lainekujudele
RTL vaade SPI põhituumikule ja simulatsiooni lainekujudele
RTL vaade SPI põhituumikule ja simulatsiooni lainekujudele

See on tühi RTL -disain, millel pole spetsiaalseid FPGA IP -sid. Seega on see täielikult kaasaskantav kood mis tahes FPGA -le.

Soovitan:

Lihtsa neljasuunalise assotsiatiivse vahemälu kontrolleri disain VHDL-is: 4 sammu

Lihtsa neljasuunalise assotsiatiivse vahemälu kontrolleri disain VHDL-is: 4 sammu

Lihtsa neljasuunalise komplekti assotsiatiivse vahemälu kontrolleri disain VHDL-is: minu eelmises juhendis nägime, kuidas kujundada lihtne otsene kaardistatud vahemälu kontroller. Seekord liigume sammu edasi. Kavandame lihtsa neljasuunalise assotsiatiivse vahemälu kontrolleri. Eelis? Vähem vahelejäämise määra, kuid perfo hinnaga

Programmeeritava katkestuskontrolleri disain VHDL -is: 4 sammu

Programmeeritava katkestuskontrolleri disain VHDL -is: 4 sammu

Programmeeritava katkestuskontrolleri kujundamine VHDL -is: olen ajaveebist saadud vastustest väga vaimustuses. Tänan poisid, et külastasite minu ajaveebi ja motiveerisite mind teiega oma teadmisi jagama. Seekord tutvustan veel ühe huvitava mooduli kujundust, mida näeme kõigis SOC -des - katkestus C

Lihtsa vahemälu kontrolleri disain VHDL -is: 4 sammu

Lihtsa vahemälu kontrolleri disain VHDL -is: 4 sammu

Lihtsa vahemälu kontrolleri disain VHDL -is: Kirjutan selle juhendi, sest mul oli veidi raske saada VHDL -viite koodi, et õppida ja alustada vahemälu kontrolleri kujundamist. Nii kujundasin ma vahemälu kontrolleri nullist ja katsetasin seda edukalt FPGA -ga. Mul on p

I2C Masteri disain VHDL -is: 5 sammu

I2C Masteri disain VHDL -is: 5 sammu

I2C Masteri disain VHDL -is: selles juhendis käsitletakse lihtsa I2C -kapteni kujundamist VHDL -is. MÄRKUS: täieliku pildi nägemiseks klõpsake igal pildil

Lihtsa VGA -kontrolleri disain VHDL -is ja Verilogis: 5 sammu

Lihtsa VGA -kontrolleri disain VHDL -is ja Verilogis: 5 sammu

Lihtsa VGA -kontrolleri disain VHDL -is ja Verilogis: selles juhendis kavandame RTL -is lihtsa VGA -kontrolleri. VGA -kontroller on digitaalskeem, mis on ette nähtud VGA -ekraanide juhtimiseks. See loeb kaadripuhvrist (VGA -mälu), mis tähistab kuvatavat kaadrit, ja loob vajaliku