Sisukord:

I2C Masteri disain VHDL -is: 5 sammu
I2C Masteri disain VHDL -is: 5 sammu

Video: I2C Masteri disain VHDL -is: 5 sammu

Video: I2C Masteri disain VHDL -is: 5 sammu
Video: Защита логического анализатора| Урезанный клон Saleae Logic 2024, November
Anonim
I2C Masteri disain VHDL -is
I2C Masteri disain VHDL -is

Selles juhendis käsitletakse lihtsa I2C -kapteni kujundamist VHDL -is.

MÄRKUS: täieliku pildi nägemiseks klõpsake igal pildil

Samm: I2C siinide ülevaade

• tähistab integraallülitust.

• Sünkroonne, pooldupleksne.

• Kahe juhtmega liides - SDA ja SCL.

• SDA - jadaandmete liin, mida juhib Master ja Slave

• SCL - meistri loodud seeriakell

• Multi-master, Multi-slave protokoll.

• Kaks režiimi - 100 kbit/s ja 400 kbit/s: aeglane ja kiire.

2. samm: RTL -i disain VHDL -is

Meie I2C Masteri disaini spetsifikatsioonid

  • 8-bitine andmeraam.
  • Ainult SCL ühesuunaline juhtimine.
  • 7-bitine alam aadress.
  • Toetab nii aeglast kui ka kiiret režiimi.
  • Üks Master, Multi-Slave.
  • Vastab Philipsi originaal I2C spetsifikatsioonidele.

Kasutatakse puhast RTL -koodi. Seega on IP hõlpsasti kaasaskantav kõikides FPGA -des. Kompaktne FSM -põhine disain, kasutades sisemiselt loodud kella, tagab optimaalse ala ja jõudluse.

3. samm: simulatsioon ja testimine

Testikeskkond

  • Funktsionaalne simulatsioon ja testimine kolmanda osapoole I2C Slave IP abil.
  • Sünteesitud Xilinx Vivado tööriistakomplektiga.
  • Rakendatud ja testitud Artix-7 FPGA plaadil.
  • Ajastuse kontrollitud disain 100 MHz jaoks.
  • Testitud lainekuju DSO/CRO -l.
  • Edukalt testitud side Arduino UNO -ga kui I2C Slave.

Samm: olulised märkused

  • Masterit I2C Slave IP abil testides konfigureerige alamkood vastavalt oma vajadustele. Võib -olla soovite muuta vaikimisi kella sagedust ja alam -aadressi. Kella sagedus tuleks konfigureerida ka põhikoodis.
  • Pardatestimisel ärge unustage tõmbetakistusi, kuna SDA liin on tavaline äravoolu väljund !!! Kontrollige googlest soovitatavat tõmbetakistust erinevate i2c kiiruste jaoks. 100 kHz jaoks kasutasin 2,2K.
  • Kui te ei kasuta katsestendi ja simuleerite kaptenit iseseisvalt, simuleerige hoolikalt SDA signaali, kuna see on kahesuunaline signaal (väljund). Sellel on kaks juhti, ülem- ja alampool. Te peaksite teadma, millal sundida ja millal sundida.
  • SCL on ühesuunaline joon. Tõmbamist pole vaja.
  • Palun vaadake IP dokumentatsioon põhjalikult läbi.

Samm: manustatud failid

  • Kõik I2C Masteri RTL -koodid.
  • Testpink, testimiseks ka I2C alamkoodid.
  • IP dokumentatsioon.

Kõigi küsimuste korral võtke minuga julgelt ühendust:

Mitu Raj

jälgi mind:

Küsimuste korral võtke ühendust: [email protected]

Soovitan:

Lihtsa neljasuunalise assotsiatiivse vahemälu kontrolleri disain VHDL-is: 4 sammu

Lihtsa neljasuunalise assotsiatiivse vahemälu kontrolleri disain VHDL-is: 4 sammu

Lihtsa neljasuunalise komplekti assotsiatiivse vahemälu kontrolleri disain VHDL-is: minu eelmises juhendis nägime, kuidas kujundada lihtne otsene kaardistatud vahemälu kontroller. Seekord liigume sammu edasi. Kavandame lihtsa neljasuunalise assotsiatiivse vahemälu kontrolleri. Eelis? Vähem vahelejäämise määra, kuid perfo hinnaga

Programmeeritava katkestuskontrolleri disain VHDL -is: 4 sammu

Programmeeritava katkestuskontrolleri disain VHDL -is: 4 sammu

Programmeeritava katkestuskontrolleri kujundamine VHDL -is: olen ajaveebist saadud vastustest väga vaimustuses. Tänan poisid, et külastasite minu ajaveebi ja motiveerisite mind teiega oma teadmisi jagama. Seekord tutvustan veel ühe huvitava mooduli kujundust, mida näeme kõigis SOC -des - katkestus C

Lihtsa vahemälu kontrolleri disain VHDL -is: 4 sammu

Lihtsa vahemälu kontrolleri disain VHDL -is: 4 sammu

Lihtsa vahemälu kontrolleri disain VHDL -is: Kirjutan selle juhendi, sest mul oli veidi raske saada VHDL -viite koodi, et õppida ja alustada vahemälu kontrolleri kujundamist. Nii kujundasin ma vahemälu kontrolleri nullist ja katsetasin seda edukalt FPGA -ga. Mul on p

Lihtsa VGA -kontrolleri disain VHDL -is ja Verilogis: 5 sammu

Lihtsa VGA -kontrolleri disain VHDL -is ja Verilogis: 5 sammu

Lihtsa VGA -kontrolleri disain VHDL -is ja Verilogis: selles juhendis kavandame RTL -is lihtsa VGA -kontrolleri. VGA -kontroller on digitaalskeem, mis on ette nähtud VGA -ekraanide juhtimiseks. See loeb kaadripuhvrist (VGA -mälu), mis tähistab kuvatavat kaadrit, ja loob vajaliku

SPI Masteri disain VHDL -is: 6 sammu

SPI Masteri disain VHDL -is: 6 sammu

SPI Masteri disain VHDL -is: selles juhendis kavandame VHDL -is SPI -bussimeistri nullist